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西部工業技術センターHDL研修

印刷用ページを表示する 掲載日:2011年12月1日更新

HDL研修

平成9年6月10日(火曜日)~12日(木曜日)に広島県立西部工業技術センターで実施したLSI研究会体験実習「HDLによるFPGA設計」の資料を公開します。

Verilog設計入門 テキスト

aoi ASICでよく用いられる複合ゲートの記述。verilogの基本構造を学習します。
mux2 2入力1出力のマルチプレクサ)。階層設計を学習します。
mux21 2入力1出力のマルチプレクサ。mux2は条件付assign文を用いるとシンプルに記述できます。
comp コンパレータの記述。ビット幅を持つ信号の処理も記述できます。
decoder デコーダの記述。case文を学習します。
adder 加算器の記述。連接演算子を学習します。
dff フリップフロップの記述。順序回路を学習します。
edg パルスの立上り・立下り検出回路の記述。ノンブロッキング代入とブロッキング代入を学習します。
countsc 同期クリア付カウンタの記述。
countac 非同期クリア付カウンタの記述。
state ステートマシンの記述。
buff トライステート出力,双方向バッファの記述。

VHDL設計入門 テキスト

aoi ASICでよく用いられる複合ゲートの記述。VHDLの基本構造を学習します。
mux2 2入力1出力のマルチプレクサ)。階層設計を学習します。
mux21 2入力1出力のマルチプレクサ。mux2は条件付信号代入文を用いるとシンプルに記述できます。
comp コンパレータの記述。ビット幅を持つ信号の処理も記述できます。
decoder デコーダの記述。case文を学習します。
adder 加算器の記述。連接子を学習します。
dff フリップフロップの記述。順序回路を学習します。
edg パルスの立上り・立下り検出回路の記述。
countsc 同期クリア付カウンタの記述。
countac 非同期クリア付カウンタの記述。
state ステートマシンの記述。
buff トライステート出力,双方向バッファの記述。

VerilogとVHDLの対応表

 基本ブロック、入出力信号宣言、ローカル信号宣言、コンポーネント宣言、コンポーネントインスタンス、モジュールインスタンス、信号代入文、定数宣言について
 演算子、always文、prosecc文、if文、case文、クロック表現について
 同期クリア、非同期クリア、トライステート、特記事項について
NEW シミュレーション用記述について

関連情報

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